DRAM 반도체의 기술 발전사와 산업 구조

반도체 산업의 숨은 심장, D램

스마트폰을 켜는 순간, 노트북 전원 버튼을 누르는 순간마다 조용히 일하는 칩이 있다. 바로 D램(DRAM)이다. CPU와 저장장치 사이에서 데이터를 임시로 붙잡아두는 이 휘발성 메모리는 화려한 스포트라이트를 받는 법이 없지만, 삼성전자와 SK하이닉스라는 두 기업이 한국 수출의 상당 부분을 떠받치는 이유이기도 하다.

D램의 원리는 1966년 IBM의 로버트 데나드가 고안했다. 트랜지스터 하나와 커패시터 하나로 비트 1개를 저장하는 1T1C 구조인데, 이 단순함이 오히려 집적도를 극한까지 끌어올릴 수 있게 했다. 1970년 인텔이 내놓은 1103이 최초의 상용 D램으로, 용량은 고작 1킬로비트였다. 지금 스마트폰 하나에 들어가는 D램 용량이 12기가바이트를 넘는 걸 생각하면, 반세기 만에 용량이 1억 배 넘게 늘어난 셈이다.

미세공정 경쟁의 물리적 한계

D램 미세공정은 나노미터 단위로 좁혀지고 있지만, 이 싸움은 로직 반도체와는 성격이 다르다. CPU나 AP는 트랜지스터만 촘촘히 박으면 되지만, D램은 커패시터가 전하를 얼마나 오래 저장하느냐가 관건이다. 셀 크기를 줄이면서도 커패시터의 정전용량은 유지해야 하는데, 이게 물리적으로 점점 어려워진다. SK하이닉스가 2023년 세계 최초로 양산에 성공한 1b(10나노급 5세대) 공정이 현재 업계 최선단이며, 삼성전자와 마이크론이 그 뒤를 바짝 쫓고 있다.

최근 3~4년 사이 산업의 무게중심이 확 바뀐 계기는 HBM(고대역폭 메모리)이다. D램 칩을 수직으로 쌓아 TSV(실리콘관통전극)로 연결하는 이 기술은 엔비디아 AI 가속기의 필수 부품이 되면서, 2023년만 해도 변방 취급받던 SK하이닉스의 HBM 사업부를 회사 전체 실적을 견인하는 핵심으로 바꿔놓았다. 2024년 SK하이닉스는 HBM3E를 엔비디아에 독점 공급하다시피 하며 삼성전자보다 먼저 고부가 시장을 선점했는데, 이는 메모리 반도체 역사에서 좀처럼 보기 힘든 '기술 선도 역전' 사례로 꼽힌다.

치킨게임의 역사와 산업 재편

D램 산업은 원래 참여자가 훨씬 많았다. 1980년대 일본 기업들이 미국을 제쳤고, 90년대 후반부터는 한국·대만·독일 기업들이 뒤섞여 경쟁했다. 2007~2010년 사이 벌어진 이른바 '치킨게임'—원가 이하로 가격을 내려 경쟁사를 시장에서 몰아내는 전략—은 산업 구조를 완전히 바꿔놓았다. 독일 키몬다는 2009년 파산했고, 일본 엘피다는 2012년 파산 후 마이크론에 인수됐다. 그 결과 지금은 삼성전자, SK하이닉스, 마이크론 세 회사가 전 세계 D램 시장의 90% 이상을 장악하는 사실상의 과점 체제가 됐다.

이 구조는 가격 변동성을 극심하게 만든다. 공급이 조금만 늘어도 가격이 폭락하고, 조금만 줄어도 폭등하는 게 D램 시장의 오랜 특징이다. 2023년 상반기 극심한 다운사이클로 삼성전자 반도체 부문이 적자를 냈다가, 2024~2025년 AI 서버 수요와 HBM 특수로 다시 흑자 전환한 흐름이 이를 잘 보여준다.

남은 과제들

업계 안팎에서는 D램의 미세화가 물리적 한계에 근접했다는 우려가 꾸준히 제기된다. 이 때문에 셀을 평면이 아니라 수직으로 쌓는 3D D램 구조 연구가 진행 중이고, 커패시터 없이 트랜지스터만으로 저장하는 '캡리스(capless)' 방식도 대안으로 거론된다. 동시에 중국의 창신메모리(CXMT)가 국가 지원을 등에 업고 빠르게 격차를 좁히고 있어, 향후 5년 안에 3강 체제가 흔들릴 수 있다는 전망도 나온다.

1T1C 단위 셀의 구조와 전하 저장 원리

1T1C 셀은 트랜지스터 하나와 커패시터 하나로 구성되는 D램의 기본 저장 단위이다. 1T1C 셀은 1비트의 디지털 데이터를 임시로 기록하고 유지하는 데 쓰인다. 이 구조는 중앙처리장치(CPU)와 저장장치 사이에서 데이터 신호를 중계하는 물리적 기반으로 동작한다.

1T1C 구조를 이루는 각 구성 요소는 분리된 역할을 수행한다. 트랜지스터는 외부 제어 신호에 반응하여 회로를 연결하거나 차단하는 스위치 역할을 맡는다. 커패시터는 유입된 전하를 내부에 축적하여 데이터 상태를 보관하는 저장소 역할을 맡는다.

1T1C 셀의 데이터 처리 과정은 입력, 처리, 결과 순서로 진행된다. 1. 전압 입력: 외부 신호가 트랜지스터에 인가되면 트랜지스터가 연결 상태로 전환된다. 2. 전하 이동: 연결된 경로를 통해 커패시터 내부로 전하가 주입되거나 외부로 방출된다. 3. 비트 판별: 커패시터에 전하가 일정량 이상 채워진 상태는 데이터 1로 인식되고, 전하가 방출되어 없는 상태는 데이터 0으로 처리된다.

1T1C 구조의 단순성은 칩의 집적도를 극대화하는 성능 향상 효과를 낸다. 다만 커패시터는 전하를 영구히 보존하지 못하고 누설되는 특성을 지닌다. 따라서 전하가 누설되기 전에 주기적으로 데이터를 유지해야 하는 물리적 한계가 존재한다. 또한 미세공정이 나노미터 단위로 축소될수록 셀 크기가 줄어들어 커패시터의 정전용량을 유지하기 어려워지는 물리적 제약이 발생한다.

TSV 기반 HBM의 적층 구조와 데이터 전송 원리

HBM(고대역폭 메모리)은 복수의 D램 칩을 수직으로 적층하여 데이터 전송 경로를 확장한 고성능 메모리이다. HBM은 인공지능(AI) 가속기 및 AI 서버 환경에서 대용량 데이터를 초고속으로 전송하는 데 쓰인다.

HBM의 물리적 구성 요소와 연결 구조는 다음과 같은 체계를 가진다. 복수의 D램 칩은 평면 배치가 아닌 수직 방향으로 적층된다. TSV(실리콘관통전극)는 각 D램 칩을 수직으로 직접 관통하는 미세 전극 통로를 형성한다.

HBM의 데이터 전송 메커니즘은 원인, 변화, 결과 순서로 작동한다. 1. 수직 관통 통로 형성: D램 칩들을 수직으로 적층한 후 다수의 TSV 전극을 상하로 연결한다. 2. 병렬 데이터 이동: 수직으로 연결된 TSV 통로를 통해 복수의 데이터 신호가 동시에 이동한다. 3. 전송 대역폭 확장: 단일 평면 배선에 비해 신호 통로 수가 늘어나면서 단위 시간당 전달되는 데이터의 총량이 크게 증가한다.

TSV 기반 HBM 적층 기술은 AI 연산 가속에 필요한 필수 부품을 공급하여 고부가가치 시장을 형성하는 효과를 나타낸다. 다만 HBM 구조가 성립하기 위해서는 최선단 미세공정 기술력과 TSV 관통 적층을 정밀하게 제어하는 공정 역량이 전제되어야 한다.

차세대 미세화 대체 기술의 원리와 한계

차세대 D램 기술은 기존 평면 미세공정이 물리적 한계에 근접함에 따라 이를 보완하기 위해 연구되는 메모리 기술이다. 차세대 기술은 셀 크기 축소의 한계를 극복하고 집적도를 지속적으로 확보하는 용도로 쓰인다.

3D D램 구조는 셀을 평면에 배치하지 않고 수직 축으로 쌓아 올리는 구조이다. 3D D램 구조는 평면 면적을 줄이지 않고도 수직 공간에 셀을 중첩 배치하여 집적도를 확장하는 원리로 작동한다. 3D D램 구조는 현재 상용화를 위한 연구가 진행 중인 단계로 알려졌다.

캡리스(capless) 방식은 커패시터를 제거하고 트랜지스터만으로 데이터를 저장하는 메모리 구조이다. 캡리스 방식은 커패시터의 정전용량 확보라는 물리적 난제를 우회할 수 있는 대안으로 거론된다. 캡리스 방식은 기존 1T1C 구조의 물리적 한계를 대체하기 위한 연구 방안으로 분석된다.